Eine Forschungsgruppe der Peking-Universität sorgt mit einer mutigen Ankündigung für Aufsehen: Ein neuartiger „siliziumfreier“ Transistor auf Basis von Wismut-Verbindungen soll die Leistung aktueller Spitzenchips von Intel und TSMC um bis zu 40 % übertreffen und dabei rund 10 % weniger Energie verbrauchen. Der Ansatz bricht mit einem Grundpfeiler der Halbleiterwelt: Statt Silizium als Kanalmaterial und konventioneller Gate-Oxide nutzt die Technologie das zweidimensionale (2D) Halbleitermaterial Bismut-Oxyselenid (Bi₂O₂Se) in Kombination mit einem kristallinen, nativen Hoch-κ-Dielektrikum aus Bismut-Selenit-Oxid (Bi₂SeO₅). Die Gate-Architektur ist „Gate-all-around“ (GAAFET), also eine Hüllgate-Geometrie, die den Kanal vollständig umschließt – ein zentrales Designelement der kommenden Angström-Ära. Medienberichte sprechen von einem potenziellen Umbruch der globalen Chipindustrie. Doch was wurde wirklich gezeigt, wie belastbar sind die Zahlen, und was bedeutet das für eine Welt nach Silizium?
Das steckt hinter der Ankündigung: 2D-Material statt Silizium, Hüllgate statt FinFET
Das Team um die Professoren Hailin Peng und Chenguang Qiu hat laut Nature Materials eine wafer-skalige, mehrlagig gestapelte 2D-GAAFET-Struktur demonstriert, bei der Bi₂O₂Se als hochbewegliches 2D-Halbleitermaterial dient und von einer epitaktisch gewachsenen Schale aus Bi₂SeO₅ vollständig „eingehüllt“ wird. Dieser Aufbau ermöglicht ein extrem dünnes, zugleich hochwertiges Gate-Dielektrikum (äquivalente Oxiddicke EOT ~0,28 nm) bei gleichzeitig atomar glatter Grenzfläche – ein seit Jahren ungelöstes Problem vieler 2D-Elektronik-Konzepte. In den publizierten Messungen zeigen 30-nm-Transistoren eine Betriebsspannung von 0,5 V, hohe On-Ströme >1 mA/µm, eine intrinsische Verzögerung von 1,9 ps sowie eine günstige Energie-Verzögerungs-Kenngröße. Damit gibt es erstmals experimentelle Daten, die 2D-GAAFETs unter identischen Betriebsbedingungen leistungsmäßig und energetisch mit modernsten Silizium-GAA-Nanosheets in eine Liga stellen oder übertreffen.
Woher kommen die Zahlen „40 % schneller“ und „10 % effizienter“?
Die vielzitierten 40 % Performance-Plus und 10 % Energieersparnis stammen aus der Auswertung und Einordnung der Laborergebnisse durch Technik-Medien, die den 2D-GAAFET direkt mit den neuesten 3-nm-Klassen von Intel, TSMC und Samsung vergleichen. Der Vergleich bezieht sich nicht auf fertige CPU- oder GPU-Chips, sondern auf Transistor- und Logik-Metriken (z. B. Verzögerungszeiten, Energie-Delay-Produkt) bei vergleichbaren Betriebsspannungen. Diese mediale Verdichtung spiegelt den potenziellen Vorteil wider, ist aber nicht gleichbedeutend mit einer drop-in-Ablösung ausgereifter Silizium-Prozesse. Kurz: Die Messwerte sind beeindruckend, die „40/10“-Botschaft ist ein griffiges Narrativ – aber sie bleibt eine Extrapolation vom Bauelement zur Produkt-Ebene.
Warum gerade Wismut? Die Materialbasis Bi₂O₂Se und Bi₂SeO₅
Wismut-Oxyselenid (Bi₂O₂Se) gilt als aussichtsreiches 2D-Halbleitermaterial mit hoher Elektronenbeweglichkeit und stabilen Grenzflächen. Ein entscheidender Vorteil ergibt sich aus der Möglichkeit, aus Bi₂O₂Se durch kontrollierte Oxidation das native, einkristalline Hoch-κ-Dielektrikum Bi₂SeO₅ zu erzeugen. Diese „Material-Kompatibilität“ beseitigt eine der größten Hürden der 2D-Elektronik: Defektbehaftete Interfaces zwischen Kanal und Gate-Oxid. In der neuen Arbeit wird Bi₂SeO₅ als vollständig umschließende Gate-Schale epitaktisch aufgebracht – das Resultat sind extrem dünne, dichte und elektrisch hochwertige Oxidlagen, die bei 0,5 V arbeiten und zugleich die Leckströme unter Low-Power-Grenzen halten. Das Zusammenspiel aus hoher Beweglichkeit, dünnster EOT und perfekter Hüllgate-Kontrolle ermöglicht die gezeigten Verzögerungs- und Effizienzwerte.
Architekturvorteil GAAFET: Was die Hüllgate-Geometrie bringt
Gate-all-around gilt bereits in der Siliziumwelt als Nachfolger der FinFET-Nanosheets, weil die Steuerbarkeit des Kanals verbessert und das Kurzkanalverhalten stabilisiert wird. Die chinesische Arbeit kombiniert diesen Architekturvorteil mit den Oberflächen- und Grenzflächenqualitäten eines 2D-Materials. Zudem ist der Aufbau kompatibel mit monolithischer 3D-Integration („M3D“), bei der mehrere Logik-Lagen übereinandergestapelt werden – ein wichtiger Hebel für weitere Dichte- und Leistungsgewinne, wenn klassische 2D-Skalierung an Grenzen stößt.
Ist das schon ein Chip – oder „nur“ ein Transistor?
Wichtig für die Einordnung: Demonstriert wurde ein Transistor- und Logik-Baustein auf Labor- und Wafer-Level, kein vollständiger Mikroprozessor mit Milliarden Bauelementen, Caches, Interconnects und Packaging. Der Sprung von einem exzellenten Gerät zu einer fertigen CPU/GPU umfasst Hürden wie Kontakt- und Leitungswiderstände auf Dutzenden Metall-Lagen, großflächige Defektkontrolle, EDA-Flows, Design-Regeln, Zuverlässigkeit über Jahre und industrielle Durchsätze. Tech-Medien betonen ausdrücklich, dass zwischen Paper und Produktionschip ein langer Weg liegt. Oder anders: Die Technik ist ein möglicher Weg aus dem Silizium-Dilemma – aber noch keine fertige Alternative in der Fertigungslinie.
Leistung, Effizienz, Skalierung: Was sagen die Messdaten aus Nature Materials?
Aus den publizierten Kennzahlen lassen sich mehrere Aussagen ableiten: Erstens zeigt der 30-nm-2D-GAAFET bei 0,5 V und idealnaher Subthreshold-Steigung (≈ 62 mV/dec) einen sehr hohen On-Strom (> 1 mA/µm) sowie eine intrinsische Verzögerung im niedrigen Pikosekunden-Bereich (≈ 1,9 ps) – Indikatoren für schnelle Schaltvorgänge und günstige Energie-Zeit-Produkte. Zweitens deutet die extrem dünne, dennoch dichte Oxidschicht (EOT ~0,28 nm) mit geringer Fallenbelegung auf belastbare Gate-Kontrolle und geringe Leckströme hin. Drittens ist die Integration wafer-skalig und mehrlagig gestapelt, was Perspektiven für M3D-Logik eröffnet. All das sind keine Marketing-Floskeln, sondern peer-reviewte Labordaten – jedoch eben auf Zellebene, nicht auf SoC-Ebene.
Vergleich mit Intel, TSMC & Co.: Warum die Branche trotzdem aufhorcht
Wenn Medien die 2D-GAAFET-Werte neben die aktuellsten Silizium-Nodes stellen und von „bis zu 40 % schneller bei 10 % weniger Energie“ sprechen, dann geht es um Bauelement-Metriken (Delay, Energy-Delay-Produkt) unter identischer Versorgungsspannung – und nicht um SPECint- oder AI-Benchmarks. Dennoch ist der Befund bemerkenswert: Silizium-GAAFETs auf 3-nm-Klasse stehen bereits für exzellente Kontrolle und Effizienz; wenn ein nicht-siliziumbasiertes 2D-Material hier ansetzt oder übertrifft, ist das als Technologiesignal ernst zu nehmen. Genau deshalb verorten Tom’s Hardware, TechRadar und Live Science die Arbeit als potenziell disruptiv – mit der klaren Fußnote, dass es Jahre bis zur industriellen Reife dauern dürfte.
Fertigung und Lieferkette: Was eine „siliziumfreie“ Zukunft bedeuten würde
Ein „siliziumfreies“ Logik-Ökosystem würde nicht nur das Kanalmaterial austauschen. Es bräuchte Depositions-, Lithografie-, Ätz- und Metallisierungsprozesse, die mit 2D-Schichten und deren empfindlichen Grenzflächen kompatibel sind; es bräuchte native, einkristalline Gate-Dielektrika (wie Bi₂SeO₅), die sich wafer-weit homogen um Hüllgate-Strukturen legen lassen; es bräuchte Design-Kits und EDA-Flows für völlig neue Designregeln, andere Kontakt- und Interconnect-Widerstände sowie Qualifikationen für Zuverlässigkeit (Bias-Temperature-Instability, Hot-Carrier, Elektromigration) – und das in mehreren gestapelten Lagen. Genau hier liefert die Peking-Arbeit einen besonders wichtigen Baustein: die kompatible Materialpaarung aus Bi₂O₂Se/Bi₂SeO₅ und deren epitaktische, atomar glatte Grenzfläche. Ohne diesen Interface-Durchbruch blieben 2D-FETs oft Labor-Kuriositäten; mit ihm rücken Massenfertigungsszenarien zumindest näher.
Geopolitische Dimension: Umgehung von Silizium-Engpässen und Exportkontrollen?
Dass die Ankündigung aus China kommt, verleiht ihr zusätzliches Gewicht. Ein funktionierender, nicht-siliziumbasierter Logikpfad würde theoretisch weniger direkt von Silizium-Foundries und ihren Lieferketten abhängen – von Fotolacken bis EUV-Hardware bleibt die Abhängigkeit freilich bestehen. In der Medien-Resonanz wird das Thema daher auch als strategische Option für China gegen die westlich dominierten 3-nm-Ökosysteme gelesen. Realistisch betrachtet wird die Fertigung solcher 2D-GAAFETs weiterhin viele identische Maschinen, Materialien und IP-Bausteine benötigen; dennoch eröffnet ein alternatives Materialsystem technologischen Spielraum – besonders, wenn M3D-Integration zusätzliche Pfade für Leistungs- und Dichtegewinne erschließt.
Offene Fragen: Von der Laborzelle zum Produkt
Was fehlt auf dem Weg zu einem „Wismut-Chip“? Erstens: großflächige Defektdichte und Yield jenseits kleiner Demonstratoren. Zweitens: Skalierbare, reproduzierbare 2D-Schicht-Synthese und -Oxidation in Foundry-kompatiblen thermischen Fenstern. Drittens: Kontaktierungen mit geringem spezifischem Widerstand, stabile Metall-Stacks, geringe Variabilität über Milliarden Zellen. Viertens: vollständige PDKs, EDA-Flows und Standardzellen-Bibliotheken für 2D-GAAFET-Designs. Fünftens: Zuverlässigkeit über Lebensdauer, Temperaturzyklen und Packaging-Stress, insbesondere in gestapelten M3D-Architekturen. Seriöse Berichte betonen daher: Der Sprung in die Produktion ist kein Selbstläufer und dürfte Jahre in Anspruch nehmen.
Was das für Intel, TSMC & die Zukunft des Rechnens bedeutet
Für Platzhirsche wie Intel, TSMC und Samsung ist die Botschaft zweischneidig. Einerseits belegt sie, dass die GAAFET-Architektur an sich richtig ist – auch jenseits von Silizium. Andererseits zeigt der Materialwechsel, dass weitere Performance-/Effizienzsprünge nicht allein durch „mehr vom Gleichen“ zu holen sind. Foundries, die 2D-Materialien in PDKs und Pilotlinien erproben, könnten mittelfristig Vorteile haben – sei es als „More-than-Moore“-Pfad (spezielle Beschleuniger, Sensorik, Speicher-nahe Logik) oder als echte Roadmap-Alternative. Gleichzeitig werden Silizium-Roadmaps (2 nm, 1,8 nm, Backside-Power-Delivery, CFET) nicht stehenbleiben. Am wahrscheinlichsten ist ein längerer Koexistenz-Pfad: Silizium dominiert weiter das Volumensegment, während 2D-Materialien in Nischen starten und sich mit wachsender Prozessreife in breitere Klassen vorarbeiten.
Fazit: Substanz statt bloßes Schlagwort – aber kein sofortiger „Intel-Killer“
Die Peking-Universität hat mehr geliefert als eine PR-Schlagzeile: eine peer-reviewte 2D-GAAFET-Demonstration mit exzellenten Kennzahlen, die erstmals realistisch aussehen lassen, dass ein nicht-siliziumbasiertes Materialsystem bei Leistung und Effizienz unter gleichen Bedingungen mithalten oder sogar vorbeiziehen kann. Die griffigen „40 % schneller/10 % effizienter“ fassen das Momentum zusammen, sind aber kein Ersatz für die mühselige Reise von der Laborzelle zur Großserien-Logik. Wer Halbleiter-Roadmaps verfolgt, sollte das Thema jetzt auf dem Radar behalten – nicht als Morgen-Ersatz für Silizium, wohl aber als ernstzunehmenden Kandidaten für die Post-Silizium-Ära, insbesondere in Kombination mit 3D-Integration.
Quellen
- Nature Materials: Low-power 2D gate-all-around logics via epitaxial monolithic 3D integration
- Tom’s Hardware – World’s first silicon-free 2D GAAFET transistor
- TechRadar Pro – Silicon-free transistor claimed to be fastest & most efficient
- Live Science – China’s 2D chip could be used to make silicon-free chips
- HotHardware – Bismuth-based 2D GAAFET breakthrough
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